LogiCORE SPI-4.2(POS-PHY L4)Lite  – 通过MAP实现SPI-4.2 Lite设计时,我收到几条“警告”消息-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE SPI-4.2(POS-PHY L4)Lite – 通过MAP实现SPI-4.2 Lite设计时,我收到几条“警告”消息

问题描述

使用SPI4.2 Lite Core实现设计时,我收到了几条MAP警告消息。

以下警告无害,可以忽略。

解决/修复方法

示例警告消息:

警告:打包:1185 – 一个或多个I / O组件具有非法组合

财产价值。对于每次出现,系统将选择合理的

默认值。要查看每个事件,请创建详细的映射报告(运行映射

使用-detail选项)。

警告:PhysDesignRules:812 – 悬挂引脚<CE>

块:<TStat_P(0)/ abcdef_pl4_lite_src_top0 / U0 / pl4_lite_src_cal0 / tstat0_ff>:<d

IFFMI_IFF1>。

警告:PhysDesignRules:812 – 悬挂引脚<SR>

块:<TStat_P(0)/ abcdef_pl4_lite_src_top0 / U0 / pl4_lite_src_cal0 / tstat0_ff>:<d

IFFMI_IFF1>。

警告:PhysDesignRules:812 – 悬挂引脚<REV>打开

块:<TStat_P(0)/ abcdef_pl4_lite_src_top0 / U0 / pl4_lite_src_cal0 / tstat0_ff>:<d

IFFMI_IFF1>。

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