LogiCORE SPI-4.2（POS-PHY L4）Lite – 在时序仿真中报告RStat错误

问题描述

当我仿真我的设计示例时，我收到以下错误的时序仿真：

“注意：RStat错误：收到DIP2错误。期待01，收到00. SnkDip2ErrReqFlag = 0”

解决/修复方法

发生错误是因为RStat检查是在RSClk的上升沿执行的。发生失配错误是因为RStat信号在时钟边沿转换。如果您使用SPI-4.2 Lite Core设计示例提供的仿真测试平台，则可以忽略此错误。

随SPI-4.2 Lite内核提供的测试平台已在v4.2中修复。