7.1.03  – 时序分析器/时序 – 时钟不确定性时序报告中缺少-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1.03 – 时序分析器/时序 – 时钟不确定性时序报告中缺少

问题描述

一般问题描述:

由基于DCM的时钟驱动的一些I / O路径似乎缺少时钟不确定性的DCM组件。当类似路径具有~205 ps时,报告的不确定性为~25 ps。 205~50 / 2(SJ)+ 120/2(DCM抖动)+ 120(DCM相)。什么时候修好?

解决/修复方法

最新的7.1i Service Pack中已修复此问题:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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