7.1用于DSP的系统生成器 – 为什么我的设计顶层有一个cl_clr引脚？在使用HDL Netlist流程从Project Navigator Project生成比特流后，我的设计在硬件中不起作用。为什么？

问题描述

一般问题描述：

为什么我的设计顶层有一个cl_clr引脚？在使用HDL Netlist流或比特流时，从Project Navigator Project生成比特流后，我的设计在硬件中不起作用。为什么？

解决/修复方法

当System Generator for DSP 7.1创建设计时，它会添加一个ce_clr引脚，这对大多数设计来说都是不必要的。

要解决此问题，请使用HDL Netlist流程。更改<design name> _clk_wrapper.vhd中的以下行：

ce_clr_sysgen <= ce_clr;

至

ce_clr_sysgen <=’0′;

System Generator for DSP 8.1中解决了此问题。