Virtex-II / -II Pro / -4 / -5 / -6,7系列和UltraScale / UltraScale + FPGA Block RAM – 即使输出未使用且WE，也需要满足ADDRESS输入的建立和保持时间被取消了？

问题描述

我的设计在某些时候忽略了Block RAM的输出。即使写入使能（WE）置为无效，仍然需要满足ADDRESS输入的建立和保持时间吗？

解决/修复方法

启用端口后，即使WE置为无效，也不应违反ADDRESS输入的建立和保持规范。

对于Virtex-II，Virtex-II Pro，Virtex-4，Virtex-5，Virtex-6,7系列和UltraScale / UltraScale + FPGA，当使能Block RAM端口时，所有地址转换必须满足设置和保持时间。 ADDR输入与端口时钟有关。

块RAM输入的建立和保持要求列在器件数据手册中。

即使用户忽略读取数据输出并且WE置为无效，也必须满足要求。否则，Block RAM内容可能不可靠。

在某些情况下，您可能无法满足这些要求，例如，如果地址输入信号上存在多周期路径。

要解决此问题，请在地址输入不满足建立和保持要求期间通过ENA / ENB禁用端口。

取消断言ENA / ENB将禁用端口，因此违反地址输入设置和保持要求不会影响块RAM内容。

恢复正常读写功能时再次置位ENA / ENB。

Virtex-II，Virtex-II Pro，Virtex-4，Virtex-5，Virtex-6,7系列和UltraScale / UltraScale + FPGA数据表位于：

https://www.xilinx.com/support/documentation/index.htm