7.1i Virtex-II MAP-“错误:PhysDesignRules:817  – 块…的连接……是非法的。对于叶块的引脚,子信号不存在。”-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i Virtex-II MAP-“错误:PhysDesignRules:817 – 块…的连接……是非法的。对于叶块的引脚,子信号不存在。”

问题描述

一般问题描述:

已经看到MAP因错误而失败的情况:

错误:PhysDesignRules:817 – 引脚的连接

块的<registerClockHostReadToReshold(0)>

<myWindow / myHookedUpLabVIEWThing / n_297624576>是非法的。一个孩子的信号

叶块的引脚不能存在。

这种失败是由逻辑设计中存在空分层块引起的。

解决/修复方法

此问题计划在版本8.2i中修复。同时,通过使用MAP开关“-ignore_keep_hierarchy”禁用KEEP HIERARCHY或从设计中删除任何“空”分层块,可以避免该问题。

请登录后发表评论

    没有回复内容