LogiCORE Reed Solomon Encoder v5.0  – 为什么检查符号出现在我的Verilog行为结构仿真中?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE Reed Solomon Encoder v5.0 – 为什么检查符号出现在我的Verilog行为结构仿真中?

问题描述

关键词:IP,CORE发生器,Reed Solomon,编码器,v5.0,仿真模型,行为结构

解决/修复方法

(Xilinx答复8065)(Xilinx答复30177)有关LogiCORE Reed Solomon编码器发行说明和已知问题的详细列表。

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