7.1isp3 PAR,Virtex-4 RocketIO  – 当GT11CLK驱动DCM时,会发生不可布线的设计错误-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1isp3 PAR,Virtex-4 RocketIO – 当GT11CLK驱动DCM时,会发生不可布线的设计错误

问题描述

当GT11CLK或GT11CLK_MGT驱动DCM时,7.1sp3 PAR无法布线。 PAR中出现以下消息:

“重要的味精:不可改变的设计;改变放置或缓和约束”

解决/修复方法

当PAR为DCM实例化宏并且DCM连接到GT11CLK时,PAR无法布线。

此问题已在7.1i Service Pack 3中修复。

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