Virtex-4 E​​S – 使用BitG​​en“-g EngineeringSample”选项时，串行和JTAG配置无法完成

问题描述

一般问题描述：

使用Virtex-4 E​​S（SX35，LS25，LX60）勘误表中提到的BitGen“-g EngineeringSample”选项时，存在两个配置问题。问题如下：

解决/修复方法

1. Virtex-4 E​​S部件无法从PROM完成串行配置

-g EngineeringSample选项延迟了启动顺序，因此当主FPGA驱动CCLK时，没有足够的CCLK周期。这些ES部件将卡在启动序列中，不会起作用。要解决此问题，请修改BitGen启动选项，以便GWE和GTS都与Done同步。要从ISE Project Navigator执行此操作：

– 右键单击​​“生成编程文件” – >“属性”。

– 从“启动选项”选项卡中，从下拉菜单中将“启用输出”和“释放写入启用”设置为“完成”。

2. Virtex-4 E​​S部件无法通过iMPACT完成JTAG配置

-g EngineeringSample选项和JTAG配置导致JTAG配置无法完成。此BitGen选项仅用于在串行配置模式下降低Vccaux电流。对于JTAG配置，Xilinx iMPACT软件自动断言特殊的JTAG命令以降低Vccaux电流，因此不需要此选项。要解决此问题，请删除BitGen -g选项并重新生成位文件。

有关更多信息，请参阅Virtex-4勘误表：

http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?sGlobalNavPick=&sSecondaryNavPick=&category=-1210882&iLanguageID=1