JTAG / BSCAN – 发送HIGHZ命令或禁用输出单元时I / O处于逻辑低电平，为什么？

问题描述

在JTAG / BSCAN测试期间，ATE测试仪在FPGA引脚上返回“卡住0”故障。发送HIGHZ命令或使用EXTEST禁用输出单元时会产生错误。为什么？

如何在这种I / O上进行互连测试？

解决/修复方法

发送HIGH-Z命令或EXTEST禁用输出单元时，I / O焊盘上会下拉。

BSDL文件反映了这种行为：2（BC_2，IO_PAD448，output3，X，1,1，PULL0），“PULL0”是禁用结果。

这对于在测试期间保证有效的逻辑电平是必要的。

例如，要使用SAMPLE指令测试是否存在外部上拉：

如果外部上拉位于此处，则I / O将读取1。

如果外部上拉不在此且I / O悬空（无下拉），则无法保证电平。

因此，需要在I / O内部添加下拉电阻，以检测缺少的外部上拉电阻。

要在JTAG / BSCAN测试期间禁用下拉，请使用三态输出缓冲区配置器件并使用反向注释的BSDL文件。

有关生成反标注BSDL文件的更多信息，请参阅（Xilinx答复15346） 。