LogiCORE SPI-4.2（POS-PHY L4）v7.2 – Verilog SimPrim：IDELAYCTRL输出（RDY）永不断言-Altera-Intel社区-FPGA CPLD-ChipDebug

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LogiCORE SPI-4.2（POS-PHY L4）v7.2 – Verilog SimPrim：IDELAYCTRL输出（RDY）永不断言

等级-LV1-ChipDebug

6年前发布

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问题描述

一般问题描述：

当我运行Verilog时序仿真时，Sink Core没有进入框架并且SnkOof保持高电平。

解决/修复方法

这个问题是由于NetGen写出了IDELAYCTRL仿真模型的错误表示。此问题预计将在7.1i Service Pack 3中修复。

要解决此问题，请使用仿真器开关关闭传输延迟：

对于MTI：+ transport_int_delays

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