6.3 EDK – PlatGen – Verilog`包括pcore中的编译指令不受支持Altera_wiki6年前发布10 问题描述 关键词:EDK,Verilog,Platgen,pcore,用户IP,路径 解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp > FPGAFPGA-CPLDSoCsxilinx赛灵思
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