LogiCORE SPI-4.2(POS-PHY L4) – 定时仿真错误:#**错误:* / X_ISERDES设置D对CLK的低违规;-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE SPI-4.2(POS-PHY L4) – 定时仿真错误:#**错误:* / X_ISERDES设置D对CLK的低违规;

问题描述

当我在SPI-4.2设计上运行时序仿真并将Sink内核设置为动态对齐模式时,我收到以下错误消息:

#**错误:* / X_ISERDES设置D与CLK相关的低位违反;

#预期:= 1.161 ns;观察到:= 1.094 ns;时间:400.849 ns

#时间:420120 ps迭代次数:2实例:/ pl4_demo_testbench / pl4_wrapper0 / …

以上错误消息来自ModelSim Simulator。其他仿真器的实际消息可能不同。在整个仿真过程中可能会多次接收这些消息。

解决/修复方法

在Sink核心(PhaseAlignComplete = 0)的数据对齐期间以及核心进入帧之前,将出现此错误消息。在对齐期间,Sink核心会查找数据眼图。在此过程中,数据总线相对于时钟延迟了不同的量,导致设置违规。因此,在PhaseAlignComplete = 0时忽略此错误是安全的。对齐完成后(PhaseAlignComplete = 1),非连续动态对齐核心不应发生此错误。

有关其他时序仿真错误,请参阅:

(Xilinx答复21316) – DIP2上的数据不匹配

(Xilinx答复21319) – TDat上的数据不匹配

(Xilinx答复21322) – SETUP,HOLD,RECOVERY违规

修订记录

07/06/2006 – 初步发布

02/11/2009 – 更新了v8.6内核,以及有关非连续对齐内核的其他信息

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