LogiCORE SPI-4.2（POS-PHY L4） – 在示例设计上运行时序仿真时出现DIP2错误

问题描述

当我使用设计示例运行时序仿真时，仿真器中会发生DIP2不匹配错误。此错误仅在时序仿真期间发生，类似于以下错误：

“＃RStat错误：收到DIP2错误。期待11，收到10。

SnkDip2ErrReqFlag = 0。4273233 ps

＃**错误：/ var / tmp / xil_EAAOtaGr2（9475）：$ setup（posedge I &&&（in_clk_enable == 1）：4594707 ps，posedge CLK：4594894 ps，196 ps）;“

解决/修复方法

此错误不是核心问题，并且正在发生，因为RSClk和RStat之间的关系由于延迟而不一致。演示测试平台（pl4_status_monitor.v / vhd）的状态监视器块布线不会补偿此行为，从而导致演示测试平台错误。因此，如果DIP2不匹配错误源自演示测试平台状态监视器，则可以安全地忽略此错误消息。

在SPI4.2 v8.3提供的测试平台中修复了此问题。