7.1i约束编辑器 – 非时钟端口列为时钟，OFFSET IN / OUT为N / A.-Altera-Intel社区-FPGA CPLD-ChipDebug

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7.1i约束编辑器 – 非时钟端口列为时钟，OFFSET IN / OUT为N / A.

等级-LV1-ChipDebug

6年前发布

10

问题描述

一般问题描述：

当我打开Constraints Editor时，我注意到有非时钟信号列为时钟，这些端口的OFFSET IN / OUT为N / A.什么时候修好？

解决/修复方法

最新的7.1i Service Pack中已修复此问题：

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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