7.1i MAP  – 使用KEEP_HIERARCHY时“将设计映射到LUT ……”阶段发生崩溃-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i MAP – 使用KEEP_HIERARCHY时“将设计映射到LUT ……”阶段发生崩溃

问题描述

一般问题描述:

如果正在使用KEEP_HIERARCHY约束,则在“将设计映射到LUT …”阶段期间MAP可能会崩溃的问题已经确定。

要解决此问题,请使用“-ignore_keep_hierarchy”功能运行MAP。

将设计映射到LUT ……

分段故障

解决/修复方法

最新的7.1i Service Pack中已修复此问题:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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