10.1 CORE Generator  – 一些IP在重新定制后不显示生成状态-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 CORE Generator – 一些IP在重新定制后不显示生成状态

问题描述

当我在自定义GUI中重新打开以前生成的IP内核并在更改任何相关参数值后再次生成它时,自定义GUI将关闭,但在生成内核时不会显示进度状态栏。

解决/修复方法

在生成和重新生成期间,状态栏指示器应该可用于所有新核心和核心版本。

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