Virtex-4 RocketIO  –  7.1.01i PAR没有正确放置GT11,GT11CLK,BUFG和MGTCLK引脚-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex-4 RocketIO – 7.1.01i PAR没有正确放置GT11,GT11CLK,BUFG和MGTCLK引脚

问题描述

一般问题描述:

在包含MGT的Virtex-4设计上运行PAR时,PAR可能由于不可行的MGT网络布线而错误输出。

解决/修复方法

要正确放置和布线MGT资源,MGT实例,GT11CLK实例和MGTCLK输入焊盘必须明确地进行LOC’d。

连接到MGTCLK引脚的BUFG也必须明确地进行LOC’d。

示例 – 4Vfx60 FF1152 – 锁定UCF文件中的MGTCLK引脚,MGT和GT11CLK实例。

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#Begin示例UCF文件 – 有关放置信息,请参阅当前的Virtex4 MGT用户指南和Virtex4数据表

#锁定REFCLK引脚:

NET“MGTCLKN_IN”LOC =“AP28”;

NET“MGTCLKP_IN”LOC =“AP29”;

#锁定MGT:

INST“INST_GT11”LOC = GT11_X0Y2;

#锁定GT11CLK

INST“INST_GT11CLK_MGT”LOC = GT11CLK_X0Y1;

#关闭BUFG

#请注意,在所有BUFG原语中,位置约束是相同的

#BUFG

INST“INST_BUFG”LOC = BUFGCTRL_X0Y1;

#BUFGCTRL

INST“INST_BUFGCTRL”LOC = BUFGCTRL_X0Y2;

#BUFGCE

INST“INST_BUFGCE”LOC = BUFGCTRL_X0Y3;

#End示例UCF文件

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