描述
对于SyopSoS Verilog流,Verilog设计创建的当前方法是将所有寄存器重置/预置信号连接到寄存器和启动块,从而可以执行重置的功能仿真。在实现时,MAP应该裁剪连接到启动块的信号,但不是这样。显然,这种冗余路由是不需要的。
有关更多详细信息,请参见数据目录中的CREAdReMe。
解决方案
这个问题的解决方案包含在当前的M1.4内核中。
来自Xilinx下载区域的应用程序修补程序:
Solaris:http://www. xLimx.com /txPux/Pub/sWelp/M1.4Suial/CaleY-So1717M14.TAR.Z
太阳神http://www. xLimx.com /txPAP/Pub/sWelp/M1.4Suial/CeeYeSun17yM14.TAR.Z
HPUX:http://www. xelimx.com /tx补丁/Pub/sWelp/M1.4Suial/CordeHp17M14.TAR.Z
Win 95/NT:HTTP://www. xLimx.COM/TXPATCHES/PUB/sWelp/M1.4MyActhix/CyeNT17ZIP
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