问题描述
一般问题描述：
本发行说明适用于7.1i IP Update 1中发布的FIFO Generator v2.1，可在7.1i IP Update 2中使用，包含以下内容：
– 新功能
– Bug修复
– 已知的问题
注意：由于7.1i IP Update 2，未对此核心进行任何更新或修改;因此，下面包含的信息仍适用于IP Update 2。
有关7.1i IP Update 1的安装说明和设计工具要求，请参阅（Xilinx答复21019） 。
有关7.1i IP Update 2的安装说明和设计工具要求，请参阅（Xilinx答复21737） 。
解决/修复方法
v2.1中的新功能
– 为Spartan-3E添加了支持
– 为ISE 7.1i添加了支持
– 支持First-Word Fall-Through（用于Block RAM和分布式RAM实现）
– 支持利用内置Virtex-4 FIFO实现同步FIFO
– 改进了用于同步FIFO配置的周期精确行为模型
v2.1中的错误修复
CR 197104：GUI改进
GUI经过重新设计，可以更直观地使用
CR 196356,197358：可编程值超出范围
症状：错误设置可编程满阈值和/或空阈值
CR 187328：隐藏握手选项对话框
症状：握手选项对话框可能会在Solaris或Linux上的主FIFO生成器GUI后面消失
CR 197000：GUI允许指定无效深度
症状：选择不同的宽高比时，GUI将允许选择无效的深度
CR 197255：Verilog行为模型 – 可编程空错误
症状：当FIFO达到用户定义的确切阈值时，PROG_EMPTY的同步FIFO的Verilog行为模型不正确
v2.1中的已知问题
– 除数据表外，用户指南还可用于FIFO生成器。要访问用户指南，请生成FIFO Generator v2.1 Core并在COREGen项目目录中搜索“fifo_generator_ug175.pdf”。
– 在基于FIFO16的FIFO生成器实现中，当输出深度大于所选输入深度时，如果可编程空或可编程满阈值接近其范围的限制，则PROG_EMPTY和PROG_FULL可能产生假断言值。 。
请参阅（Xilinx答复20278） 。 （CR197535）
– 在仿真过程中，您可能会收到设置和保持时间违规。
请参阅（Xilinx答复20291） 。 （CR197002）
– 使用具有块存储器类型的独立时钟时，您可能会在复位时的反标注仿真（门级和时序）期间看到错误。
请参阅（Xilinx答复20271） 。 （CR197268）
– 使用Virtex-4 FIFO16类型时，行为模型可能不会在输出上显示真正的延迟。在这种情况下，强烈建议您使用结构仿真模型。请参阅“仿真设计”一章中的“用户指南”一章。
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