6.3isp3时序分析器 – 舍入误差导致时序路径的负斜率值较大-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3isp3时序分析器 – 舍入误差导致时序路径的负斜率值较大

问题描述

一般问题描述:

当DCM的CLKFX引脚是将原始值除以0.66667(或其他重复值)的结果时,定时工具将数字的一半减少而另一半减少。这产生了非常小的要求和非常大的负松弛值。什么时候修好?

解决/修复方法

最新的7.1i Service Pack中已修复此问题:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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