7.1i ISE – “错误:HDLParsers:3264 – 无法读取文件”testbench_par.prj“:没有用于Post-PAR Verilog时序仿真的文件或目录 – 保险丝失败”Altera_wiki6年前发布20该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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