7.1i EDK SP2-opb_spi_v1_00_c  – 在主模式下,当数据和时钟同时改变时,SPI时钟上存在毛刺-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i EDK SP2-opb_spi_v1_00_c – 在主模式下,当数据和时钟同时改变时,SPI时钟上存在毛刺

问题描述

一般问题描述:

在主模式下,SPI内核驱动时钟边沿上的数据变化。这会导致下游SPI器件上的数据对齐问题。

解决/修复方法

如果主服务器上的本地从服务器选择(SPISEL)保持浮动,则会出现此问题。要解决此问题,请通过将信号分配给“net_vcc”将此行驱动到MHS或顶级设计中的逻辑“1”。

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