6.3.p03用于DSP的系统生成器 – 在可配置子系统中使用环路协同仿真模块中的硬件时,为什么会出现端口不匹配错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3.p03用于DSP的系统生成器 – 在可配置子系统中使用环路协同仿真模块中的硬件时,为什么会出现端口不匹配错误?

问题描述

一般问题描述:

在可配置子系统中使用环路协同仿真模块中的硬件时,为什么会出现端口不匹配错误?

生成硬件环路协同仿真块时,端口按字母顺序排序。当子系统与可配置子系统一起使用时,需要根据端口索引来安排端口。由于存在这种差异,当在可配置子系统中使用Loop in Loop块时,可能会导致端口不匹配。

解决/修复方法

对于小于10的端口计数,已在System Generator 6.3.p03中修复此问题,现在循环块中硬件的端口按索引排列,而不是按字母顺序排列。这可以解决在可配置子系统中使用循环模块中的硬件时端口不匹配的问题。

对于具有10个以上端口的设计,应减少子系统中的端口数。这将在System Generator for DSP的未来版本中修复。

http://www.xilinx.com/products/software/sysgen/sg_intro.htm

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