问题描述
一般问题描述：
本答复包含System Generator for DSP 6.3.p03的发行说明。
解决/修复方法
补丁安装说明
1.在安装此修补程序之前，请确保在计算机上安装了以下软件：
– ISE 6.3i实施工具和最新的Xilinx Service Pack。
– ISE 6.3i最新IP更新。您还需要下载并安装xFFT v3.1补丁。请参阅（Xilinx答复20709） 。
– 用于DSP 6.3的System Generator
– MathWorks的R13，R13.1或R14（使用适当版本的System Generator 6.3。不同版本的MATLAB需要不同的System Generator 6.3实例）
2.将“sysgen6_3_p03.zip”文件下载到临时目录，例如C：\ Temp。
3.如果您打开任何MATLAB会话，请关闭它们并重新启动MATLAB。
4.在MATLAB命令窗口中，输入以下内容以启动安装过程：
> cd C：\ Temp
> xlInstallIP（’sysgen6_3_p03.zip’）;
按照GUI中的任何提示进行操作。这些文件安装在System Generator for DSP 6.3中以进行安装。更新版本信息以反映补丁的安装。
5.重启MATLAB。
6.要检查版本信息，请在MATLAB命令窗口中输入以下内容：
> xlVersion
补丁修复
在6.3 System Generator for DSP中，为什么我收到一条错误消息，指出不支持Verilog，即使我在Xilinx系统生成器模块中选择了VHDL？请参阅（Xilinx答复20120） 。
为什么我在尝试使用DSP48的舍入功能时收到错误“不使用PCIN或P时不能将CarryIn Select设置为1”？请参阅（Xilinx答复20338） 。
为什么支持Virtex-4的FFT v3.1在System Generator for DSP中不可用？请参阅（Xilinx答复20618） 。
当选择“合并控制端口”选项时，为什么DSP48 Primitive会以额外的延迟周期进行仿真？请参阅（Xilinx答复20619） 。
为什么在不使用DSP48 PREG时会看到HDL仿真不匹配？请参阅（Xilinx答复20620） 。
我无法控制DSP48 LEGACY_MODE设置。请参阅（Xilinx答复20621） 。
如果我使用DSP48宏，为什么我的设计更大，而不是使用DSP48原语和多路复用器构建相同的逻辑？请参阅（Xilinx答复20622） 。
如何减少时钟使能逻辑上的扇出以减少布线延迟？请参阅（Xilinx答复20623） 。
在Verilog设计中使用延迟块重定时选项时，为什么仿真不匹配？请参阅（Xilinx答复20624） 。
当生成的地址超出我的DPRAM块（双端口块存储器块）的可寻址范围时，为什么会收到堆栈跟踪错误？请参阅（Xilinx答复206253） 。
在可配置子系统中的Loop Co-Simulation模块中使用硬件时，为什么会收到端口不匹配错误？请参阅（Xilinx答复20626） 。
注意：此修补程序版本中还包含对XtremeDSP开发工具包的更新。
已知的问题
有关System Generator for DSP 6.3已知问题，请参阅（Xilinx答复20008） 。
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