10.1时序 –  Virtex-4  – 为什么IDELAY DEFAULT延迟值如此之大?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序 – Virtex-4 – 为什么IDELAY DEFAULT延迟值如此之大?

问题描述

通过将IOB中的IDELAY组件设置为DEFAULT以向后兼容Virtex-II IOB延迟,将设计从Virtex-II重定向到Virtex-4时,Tidockd和通过IOBUF的时间都会显着增加,从而导致时序问题。

解决/修复方法

Tidockd(IDELAY默认值)值增加,为输入焊盘创建零或负保持时间。

要解决此问题,请使用IDELAY组件的固定延迟模式来减小该值。

有关如何将IDELAY组件用于固定延迟模式的更多信息,请参阅以下位置的Virtex-4用户指南:

http://www.support.xilinx.com/xlnx/xweb/xil_publications_display.jsp?sGlobalNavPick=&sSecondaryNavPick=&category=-1210767&iLanguageID=1

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