6.3i ChipScope  – 未布线信号导致BitGen错误:“ERROR:DesignRules:10  –  Netcheck ……”-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3i ChipScope – 未布线信号导致BitGen错误:“ERROR:DesignRules:10 – Netcheck ……”

问题描述

一般问题描述:

当我在包含ChipScope ILA Core的某些设计上运行PAR时,无法布线一个网络,这会导致类似于以下的BitGen错误:

“错误:DesignRules:10 – Netcheck:信号”U_ila_pro_ / i_no_d / u_ila / u_trig / u_tm / g_nmu / 0 / u_m / u_mu / i_mut_gand / u_match / cfg _data_63“完全没有布线。

警告:Bitgen:25 – DRC检测到1个错误和0个警告。错误:bitgen失败“

解决/修复方法

这是一个已知问题,将在未来的软件版本中修复。在此期间,您可以使用以下方法之一解决此问题:

– 将匹配类型从“基本”更改为“基本带边缘”。

– 将触发宽度更改为一个数字,当除以8时,不会留下1,2,3或4的余数。例如,如果触发宽度为20,则将其更改为21。

– 禁用RPM。

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