7.1用于DSP的系统生成器 – “错误:16  –  conv_pkg.vhd第40行 – 找到循环层次结构参考。在模块'conv_pkg'处断开循环”-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1用于DSP的系统生成器 – “错误:16 – conv_pkg.vhd第40行 – 找到循环层次结构参考。在模块'conv_pkg'处断开循环”

问题描述

在6.3或7.1 System Generator for DSP中,为什么在ISE Project Navigator中打开增量网表系统生成器设计时会收到以下错误?

“错误:16 – conv_pkg.vhd第40行。找到循环层次结构参考。在模块’conv_pkg’处断开循环。”

解决/修复方法

这是一个已知问题。

有两种方法可以解决此问题:

1.避免问题的最简单方法是不使用增量网表。

2.您可以强制System Generator for DSP生成“严格”名称(即不使用扩展VHDL语法的名称)。在System Generator for DSP 6.3或7.1中,您可以设置以下全局变量,以允许您关闭增强的VHDL命名。

在MATLAB控制台中,键入:

>> global xlUseStrictNames

>> xlUseStrictNames = 1

此问题已在System Generator for DSP 8.1中得到解决。

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