问题描述
关键字：CORE生成器，Verilog，仿真，rd_en，wr_en，rd_clk，wr_clk，计数器，时钟，域，同步不在逐个时钟周期的基础上仿真核心的行为。因此，它们可能无法反映硬件中核心的确切行为。标志和计数器可能与行为仿真中的时钟同时更新，并且结构和门级仿真中可能存在一个或两个延迟。有关模型的更多具体特征，请参见下文。
解决/修复方法
重要说明： 行为仿真的 特殊考虑因素 http://www.xilinx.com/support/software_manuals.htm
关键字：CORE生成器，Verilog，仿真，rd_en，wr_en，rd_clk，wr_clk，计数器，时钟，域，同步不在逐个时钟周期的基础上仿真核心的行为。因此，它们可能无法反映硬件中核心的确切行为。标志和计数器可能与行为仿真中的时钟同时更新，并且结构和门级仿真中可能存在一个或两个延迟。有关模型的更多具体特征，请参见下文。
重要说明： 行为仿真的 特殊考虑因素 http://www.xilinx.com/support/software_manuals.htm
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