6.3用于DSP的System Generator  – “后网表列表失败 – 有关详细信息,请参阅postnetlist.log”-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3用于DSP的System Generator – “后网表列表失败 – 有关详细信息,请参阅postnetlist.log”

问题描述

一般问题描述:

当System Generator中的任何设计被打开并且我尝试通过按System Generator令牌中的Generate按钮生成代码时,我收到“post-netlisting script failed – 请参阅postnetlist.log以获取详细信息”。

解决/修复方法

这是一般信息。导致此错误的最常见原因是环境变量设置不正确。需要在“系统变量中的路径”下设置以下变量:

PATH = C:\ Xilinx \ bin \ nt; C:\ WINDOWS \ SYSTEM32; C:\ WINDOWS; C:\ WINDOWS \ SYSTEM32 \ WBEM

XILINX = C:\ Xilinx

如果变量末尾有“\”,则仍会显示错误消息。确保XILINX环境变量如上所示(其中C:\ Xilinx是您的安装目录)。

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