问题描述
当LVTTL I / O标准用于SPI4.2 FIFO状态信号（RSClk，RStat（1：0），TSClk，TStat（1：0））时，PAR可能无法将所有I / O置于正确的存储区中实现。您可能会收到来自PAR的错误，例如：
“错误：放置 – 以下4个组件需要放置在特定的组件中
相对安置表格。 RPMLattice中所需的相对坐标
（可以在FPGA编辑器中看到）显示在旁边的括号中
组件名称。由于放置限制，不可能放置
所需形式的组件。 IOB SysClk_P（0,0）
受声明约束：COMP“SysClk_P”LOCATE = SITE“BANK4”
1级; BUFIO
pl4_implv4_clocking28757_9_pl4_src_top_master_trans0 / U0 / clk0 / sysbio（-1，-4）
BUFR pl4_implv4_clocking28757_9_pl4_src_top_master_trans0 / U0 / clk0 / srcbr
（-1,0）IOB SysClk_N（0，-1）
受声明约束：COMP“SysClk_N”LOCATE = SITE“BANK4”
1级;
错误：位置：207 – 由于SelectIOBank业务限制，您的设计中的IOB
不能自动放置。 “
解决/修复方法
本答复记录仅适用于Virtex-4和Virtex-5。 Virtex-6不支持LVTTL。
当LVTTL I / O标准用于SPI4.2 FIFO状态信号（RSClk，RStat（1：0），TSClk，TStat（1：0））时，必须为所有I / O分配引脚输出根据Bank规则进行设计（参见Virtex-4或Virtex-5 FPGA手册）。这对于避免PAR放置错误至关重要。
OIF规范将发送/接收数据路径信号’（TDat，TCtl，TDClk，RDat，RCtl，RDClk）I / O标准定义为LVDS I / O.应根据SPI-4.2用户指南的约束核心部分中描述的指南放置这些SPI-4.2数据路径信号。
对于SPI-4.2 FIFO状态信号（RSClk，RStat（1：0），TSClk，TStat（1：0）），I / O标准可以是LVTTL或LVDS I / O.如果使用LVTTL标准，则需要VCCO = 3.3V，并且必须遵守相应的Bank规则以在同一组中组合不同的输入和输出标准。
还必须根据器件Bank规则放置设计中的所有I / O，包括用户或后端I / O.
修订记录
07/06/2006 – 初步发布
06/24/2009 – 更新了Virtex-6信息
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