LogiCORE FIFO Generator v2.0  –  GUI允许无效的输出深度。最小深度必须为16。-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE FIFO Generator v2.0 – GUI允许无效的输出深度。最小深度必须为16。

问题描述

一般问题描述:

当使用具有独立时钟(异步时钟)的FIFO发生器内核时,用户可以选择指定“输出数据宽度”,该输出数据宽度与“输入数据宽度”的比率在8:1和1:8之间。 。这作为七个可能的“输出数据宽度”的下拉选择呈现给用户。然后,根据得到的比率计算“输出深度”。

核心有一个限制,即端口的最小深度必须为16.但是,GUI选择错误地允许您选择“输出宽度”,这可能导致“输出深度”小至2。

例如:

*选择64的“输入数据宽度”。

*选择“输入深度”为32。

* GUI为“输出数据宽度”提供了8,16,32,64,128,256,512的选项。

*如果用户从256或512的列表中选择“输出数据宽度”,则“输出深度”分别设置为8或4 ……两者都<16,因此对于核心无效。

解决/修复方法

当使用具有不同输入和输出宽度的磁芯(非对称端口)时,请仔细选择输出宽度,以使“输出深度”大于16。

只要选择“输出宽度”,计算出的“输出深度”就会显示在GUI中。

对于小于32个字的浅输入深度,可编程的空和全阈值范围(上边界和下边界)可以重叠。结果,范围无效。请根据FIFO的输出深度手动输入有效阈值。

请登录后发表评论

    没有回复内容