7.1i CORE Generator / NetGen – 后PAR仿真中的IP核输出始终为X.

问题描述

一般问题描述：

后PAR仿真中的IP核输出始终为X.检查HDL仿真代码显示核心输出总线引脚处的断开。

例：

岩盐

实体NETLIST是

港口 （

M_63_Q：在STD_LOGIC中：=’X’;

M_62_Q：在STD_LOGIC中：=’X’;

M_30_Q：在STD_LOGIC：=’X’;

M_27_Q：在STD_LOGIC：=’X’;

M_24_Q：在STD_LOGIC：=’X’;

M_7_Q：在STD_LOGIC中：=’X’;

。

。

。

M_26_Q：在STD_LOGIC：=’X’;

M_23_Q：在STD_LOGIC中：=’X’

）;

结束NETLIST;

解决/修复方法

如果IP核是使用bit-blasted总线格式创建的，则会发生这种情况。由于许多可能的不准确性，反标注仿真网络（NetGen）不再将比特喷射总线组综合用于仿真的标准逻辑向量。此更改会将总线值强制为X.

如果可能，应使用“完整”总线格式（如B <n：m>）重新生成IP内核。

支持生成IP实现netlists包含拆分为“单独总线位”（“bit-blasted format”）的总线端口名称仍在8.1i CORE Generator项目选项版本中可用，但此支持已弃用且无法使用在ISE的下一个主要版本中。请注意，目前ISE 8.1i中有许多内核不支持实施网表的单独总线位格式。其中包括二进制计数器，FIFO生成器和所有以太网内核。

如果您希望使用bit-blasted格式，则需要将XIL_NLW_BIT_TO_BUS环境变量设置为1，以便设计通过NetGen作为单个总线位进行处理。

如果您希望生成和/或使用具有bit-blasted总线格式的CORE Generator IP内核，并希望NetGen在HDL仿真网表中将这些位重建为总线，则需要运行NetGen，并将XIL_NLW_BIT_TO_BUS环境变量设置为1 。