10.1时序分析器 – 当我使用-s min运行时序分析器时，为什么我得到负数最小时钟输出时间？

问题描述

对于Virtex-II Pro器件，当我运行trce -s min以获得最小的时钟输出时间时，结果为负数。对于同步芯片到芯片接口，负时钟到输出意味着下游器件必须具有负保持时间要求。大多数元件的保持时间最长为0 ns，根据时序报告，将Virtex-II Pro连接到具有最佳情况的另一个器件，不可能产生负时钟输出时间。

解决/修复方法

对于-min速度的情况，Tdcmino延迟太大;它应该取消时钟延迟，导致时钟到输出的数据延迟。它看起来几乎和-7 Tdcmino一样大。此问题计划在设计工具的下一个主要版本中修复。

要解决此问题，请使用电路板的温度和电压进行时序仿真。然后，使用这些结果的40％或使用40％的最坏情况时序分析结果，以获得最小的时钟到输出时序。

负时钟到输出时间背后的理论是，由于器件永远不会那么快，所以您不需要关注负时钟输出时间。如果FPGA具有过多的负时钟到输出时间，则可能是由于错误时钟边沿的设置检查引起的。根据设计，数据在触发器的输出上每个周期仅改变一次，因此数据可能在时钟边沿之前有效，但它应该在下一个时钟边沿之前的相同点之前有效。此外，Tdcmino值在最小速度等级时关闭，因此器件将时钟树归零，结果将是IOB或切片中单个触发器的时钟到出时间。