8.1用于DSP的System Generator – 为什么在使用Distributed或BlockRAM FIFO时，我看到System Generator仿真和Verilog行为仿真之间不匹配？

问题描述

使用Distributed或BlockRAM FIFO时，为什么我看到System Generator仿真和Verilog行为仿真不匹配？

解决/修复方法

目前已知的是，Synchronous FIFO 5.0 Core的Verilog行为模型与DSP模型的System Generator不匹配。选择“分布式”或“BlockRAM”时会出现此问题，但在使用“嵌入式”选项时则不会。

若要解决此问题，您应执行后转换仿真。

System Generator for DSP 8.1.01中已修复此问题，计划于2006年4月发布。