EDK 6.2 SP1，Virtex-4 – OPB / PLB DDR控制器需要额外的时序约束

问题描述

一般问题描述：

在OPB / PLB DDR SDRAM控制器中，Dirt信号上的I / O配置（v1.10.a和v1.11.a）在Virtex-4器件上发生了变化。现在我们将要求UCF约束来约束输出的偏差。

解决/修复方法

此更改是临时的，将在DDR控制器的下一版本中修复。

受影响的信号是输入DQS线。

下面是必要的UCF文件更改的示例。它将根据MHS文件中的实例名称而有所不同。

#Begin UCF片段

＃指定DDR_DQS Tsu，因为寄存器不在IOB中

#DDR_DQS PAD到REG延迟= 3.0 ns

NET“ddr_dqs <0>”TNM =“DQS_PADS_GRP”;

NET“ddr_dqs <1>”TNM =“DQS_PADS_GRP”;

INST“opb_ddr_0 / opb_ddr_0 / DDR_CTRL_I / IO_REG_I / RDDQS_REG0”TNM =“RDDQS_REGS_GRP”;

INST“opb_ddr_0 / opb_ddr_0 / DDR_CTRL_I / IO_REG_I / RDDQS_REG1”TNM =“RDDQS_REGS_GRP”;

TIMESPEC“TS_DQS_PAD2FFS”=从“DQS_PADS_GRP”到“RDDQS_REGS_GRP”3.0 ns;

#End UCF片段

此问题会影响以下核心：

OLB DDR 1.10.a

PLB DDR 1.11.a

PLB DDR 1.10.a