8.1 System Generator for DSP  – 如何使用“嵌入式FIFO”(FIFO16)类型的FIFO块?-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1 System Generator for DSP – 如何使用“嵌入式FIFO”(FIFO16)类型的FIFO块?

问题描述

如何使用“嵌入式FIFO”(FIFO16)类型的FIFO块?

解决/修复方法

当在System Generator for DSP 6.3中使用Virtex-4 FIFO16(例如,存储器类型设置为“嵌入式FIFO”的FIFO模块)时,FIFO必须有一个复位端口,并且在使用FIFO之前必须置位复位。否则,无法保证FIFO在硬件中正常运行。

FIFO16文档规定复位线必须连续三个时钟周期置位才能执行正确的复位。在System Generator for DSP FIFO块中选择嵌入式FIFO时生成的HDL可确保通过使用单热编码状态机来满足此约束。

有关FIFO模块的更多信息,请参阅“Xilinx System Generator用户指南”,该指南可从以下位置访问:

http://www.xilinx.com/products/software/sysgen/online_documentation.htm

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