7.1用于DSP的系统生成器 – 如果我不使用小写字母，当我将VHDL作为黑盒子导入System Generator for DSP时，为什么我的时钟（CLK）/时钟使能（CE）端口丢失了？-Altera-Intel社区-FPGA CPLD-ChipDebug
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