6.3i BitGen  – 包含RSDS_25 IO标准的Virtex-4设计在BitGen失败,出现“ERROR:DesignRules:698”-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3i BitGen – 包含RSDS_25 IO标准的Virtex-4设计在BitGen失败,出现“ERROR:DesignRules:698”

问题描述

一般问题描述:

包含RSDS_25 IO标准的Virtex-4设计在BitGen上失败,并显示以下错误消息:

“错误:DesignRules:698 – Blockcheck:无效的IOB配置.comp TRIB有

DIFF_TERM属性设置为TRUE或FALSE,应设置为#OFF

不是LDVS标准。

错误:DesignRules:695 – Blockcheck:无效的IOB配置。比较

OBUFDSRSDS为差分输出设置了DIFFO_OUTUSED或DIFFO_INUSED

但尚未设定LVDS差分标准。

错误:DesignRules:694 – Blockcheck:无效的IOB配置。 comp A有一个

INBUFUSED和DIFFI_INUSED设置为差分输入但是差分io

标准尚未确定。“

解决/修复方法

最新的6.3i Service Pack中已修复此问题:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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