6.3i BitGen – Virtex-4设计错误出现“ERROR：DesignRules：330 – Blockcheck：悬空RSTINV输入”-Altera-Intel社区-FPGA CPLD-ChipDebug

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6.3i BitGen – Virtex-4设计错误出现“ERROR：DesignRules：330 – Blockcheck：悬空RSTINV输入”

等级-LV1-ChipDebug

6年前发布

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问题描述

一般问题描述：

Virtex-4设计错误出现以下消息：

“错误：DesignRules：330 – Blockcheck：悬空RSTINV输入.comp的RSTINV

iob.u1 / DCM_BASE / DCM_ADV没有输入。

错误：DesignRules：330 – Blockcheck：悬空RSTINV输入。 RSTINV的comp

iob.u2 / DCM_BASE / DCM_ADV没有输入。“

解决/修复方法

最新的6.3i Service Pack中已修复此问题：

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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