6.3用于DSP的System Generator – 即使我在Xilinx系统生成器模块中选择了VHDL，为什么还会收到一条错误消息，指出不支持Verilog？

问题描述

一般问题描述：

在6.3 System Generator for DSP中，为什么我收到一条错误消息，指出不支持Verilog，即使我在Xilinx系统生成器模块中选择了VHDL？

解决/修复方法

当设计包含Verilog当前不支持的块时，这是一个已知问题。

您可以在此处找到有关Verilog限制的更多信息，以及如何解决这些问题：

http://www.xilinx.com/products/software/sysgen/app_docs/user_guide_Chapter_7_Section_16.htm

这已在System Generator 6.3.p03中修复。

http://www.xilinx.com/products/software/sysgen/sg_intro.htm