Spartan-3 / -3E  – 是否应监控BUSY信号的SelectMAP回读?-Altera-Intel社区-FPGA CPLD-ChipDebug

Spartan-3 / -3E – 是否应监控BUSY信号的SelectMAP回读?

问题描述

对于Spartan-3 / -3E SelectMAP回读,即使回读期间的配置时钟(CCLK)频率低于50 MHz,也必须监控BUSY信号。无法监控BUSY信号可能导致数据读回错误。

注意:Xilinx编程软件旨在监控此信号,因此这不是问题。此解决方案适用于自定义SelectMAP配置解决方案设计。

解决/修复方法

外部时钟(CCLK)与SelectMAP的内部配置时钟(BUS_CLK)之间存在异步握手,这使得在BUSY变为低电平之前无法引用固定数量的CCLK周期。您可以使用以下解决方案之一来解决此问题:

– 使用检测BUSY引脚状态的逻辑。

– 在尝试读取数据之前等待一段时间。

从SelectMAP端口接收回读标头到回读缓冲区已满的时间大约需要10个BUS_CLK周期,此时BUSY将在下一个CCLK上升沿变为低电平。 BUS_CLK通常在50到70 MHz之间运行。加载读取标头后,在将RDWR_B更改为读取模式时,CS_B将置为无效。因此,如果在再次置位CS_B之前等待大约1 us,则BUSY应在下一个正CCLK边沿后变为低电平。

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