LogiCORE SPI-4.2(POS-PHY L4) – 时序分析(TRCE)报告“0项分析”-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE SPI-4.2(POS-PHY L4) – 时序分析(TRCE)报告“0项分析”

问题描述

一般问题描述

分析时序(TRCE)报告以下TIMESPEC的“0项分析”:

TS_RDCLK_P

TS_SysClk_P

TS_TSClk

TS_stat_syn_ver_pl4_snk_top0_U0_clk0_RDClk0_dcmo

解决/修复方法

该报告适用于上面定义的TIMESPEC。

虽然这些TIMESPEC分析了0个路径,但它们用于导出覆盖所需路径的其他TIMESPEC。因此,UCF约束文件中仍然需要这些TIMESPEC。

例如,TIMESPEC TS_pl4_src_clk0_TSClk_dcmo是从TIMESPEC TS_TSClk导出的,它涵盖了所有TSClk路径的时序约束。

可以安全地忽略这些时序分析器消息。

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