LogiCORE SPI-4.2（POS-PHY L4）v7.0 – 不再使用RDClk180_GP，SysClk180_GP和SysClk180_GBSLV

问题描述

一般问题描述

SPI-4.2内核为用户界面提供通用时钟（* _GP）。

* RDClk180_GP是RDClk0_GP（全速率接收数据时钟输出）的反相版本。

* SysClk180_GP是SysClk0_GP（SysClk生成的全速率时钟）的反相版本。

*对于源从器件时钟内核，SysClk180_GBSLV是反相输入时钟，与SysClk0_GBSLV相移180度。

SPI-4.2 Core v7.0针对所有Virtex-4器件进行了优化。全局时钟和I / O时钟在Virtex-4器件中是完全差分的;因此，不再需要倒置时钟（RDClk180_GP，SysClk180_GP和SysClk180_GBSLV），并且不再在核心中使用。但是，它们列在实例化模板文件（veo / vho）中。

这些未使用的端口也会导致以下NGDBuild警告：

“警告：NgdBuild：454 – 逻辑网’SysClk180_bufg’没有负载。”

“警告：NgdBuild：454 – 逻辑网’* _pl4_snk_top0 / rdclk180_gp’无负载。”

解决/修复方法

为避免上述警告，请勿使用（连接）以下倒置时钟：

RDClk180_GP

SysClk180_GP

SysClk180_GBSLV