LogiCORE SPI-4.2（POS-PHY L4）v7.0 – 由于Xilinx源内核的训练模式不正确，Sink内核永远不会进入帧内（SnkOof =“1”）

问题描述

一般问题描述：

当我运行时序仿真（带有SDF的PAR后仿真文件）时，Xilinx SPI-4.2源核心会发送错误的训练模式。从源核心生成仿真文件时，会出现此问题，该核心的目标是644 Mbps性能。

当核心启用并且重置被置为无效时，源核心发送不正确的训练模式。例如，代替正确的训练模式，发送以下模式：

TClk_P： – 1 ——– 0 ——– 1 ——– 0 ——– 1 ——– 0 ——– ——— 1 0 1 ——– ——– ——– 0 1 —- —- 0 —

TCtl_P： – 1 ——– 1 ——– 1 ——– 1 ——– 1 ——– 1 ——– 1 ——— 1 ——– ——– 1 1 ——– 0 —- —- 0 —

TDat_P：0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 0FFF – 1000–1000

TClk_P： – 1 ——– 0 ——– 1 ——– 0 ——– 1 ——– 0 ——– ——— 1 0 1 ——– ——– ——– 0 1 —- —- 0 —

TCtl_P： – 1 ——– 1 ——– 1 ——– 1 ——– 1 ——– 1 ——– 1 ——— 1 ——– ——– 0 0 ——– 0 —- —- 0 —

TDat_P：F000 – F000 – F000 – F000 – F000 – F000 – F000 – F000 – EFFF – EFFF – OFFF – OFFF

TDat总线上的输出似乎表明TDat上的一些位是偏斜的。一旦源核心处于帧中，这种行为就会超出训练模式并影响传输的数据。

解决/修复方法

这是由于ISE6.3i中的SimPrim模型问题，并且该问题已在ISE7.1i的SimPrim中得到修复。请更新到ISE7.1i。

有关SPI Core与ISE7.1i的兼容性，请参阅（Xilinx答复20486） 。