9.1i Virtex-II MAP  –  RPM强制进位链到多列会导致打包错误-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i Virtex-II MAP – RPM强制进位链到多列会导致打包错误

问题描述

当我定义RPM宏以强制进位链到多个列时,MAP失败并出现以下错误:

“错误:包装:312 – 具有限制性放置或布线要求的两个符号集合的交集遇到了问题。这两个集合是:

1)以进位多路复用器“mark_adder__n0001 <0> cy”开始的进位链。携带链必须向上通过同一列中的相邻切片。

2)RPM“MARK_ADDER”。关系放置的宏(RPM)具有预定的物理形状。包含切片的位置

MUXCY符号“mark_adder__n0001 <32> cy”(输出信号= mark_adder__n0001 <32> _cyo)(RLOC = X0Y0,设置= MARK_ADDER)

MUXCY符号“mark_adder__n0001 <33> cy”(输出信号= mark_adder__n0001 <33> _cyo)(RLOC = X0Y0,Set = MARK_ADDER)

LUT符号“mark_adder__n0001 <32> lut”(输出信号= N553)(RLOC = X0Y0,设置= MARK_ADDER)

LUT符号“mark_adder__n0001 <33> lut”(输出信号= N557)(RLOC = X0Y0,设置= MARK_ADDER)

相对于包含的切片

MUXCY符号“mark_adder__n0001 <0> cy”(输出信号=

mark_adder__n0001 <0> _cyo)(RLOC = X1Y0,Set = MARK_ADDER)

MUXCY符号“mark_adder__n0001 <1> cy”(输出信号=

mark_adder__n0001 <1> _cyo)(RLOC = X1Y0,Set = MARK_ADDER)

LUT符号“mark_adder__n0001 <0> lut”(输出信号= N425)

(RLOC = X1Y0,

套装= MARK_ADDER)

LUT符号“mark_adder__n0001 <1> lut”(输出信号= N429)

(RLOC = X1Y0,

套装= MARK_ADDER)

这两个系列有所不同。“

此问题已被确定为映射错误。还确定此错误仅适用于标准RPM宏;因此,要解决此问题,请将宏定义为RPM GRID宏。

解决/修复方法

此问题计划在ISE版本10.1i中修复。同时,在尝试强制单个进位链到多个列时使用RPM GRID宏可以避免此问题。

有关RPM GRID宏的更多信息,请访问:

http://direct.xilinx.com/bvdocs/appnotes/xapp416.pdf

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