6.3i速度文件/定时Virtex-4  –  GT11速度值需要更新-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3i速度文件/定时Virtex-4 – GT11速度值需要更新

问题描述

一般问题描述:

当我进行时序分析时,我注意到以下内容丢失了:

– 相对于RXUSRCLK,CHBONDI <0>建立/保持时间

– CHBONDO <0>时钟输出时间应该与RXUSRCLK有关

– 相对于RXUSRCLK,DADDR <0>建立/保持时间

– DO <0>时钟相对于DCLK的时间

– 相对于RXCRCCLK的RXCRCPD建立/保持时间

– RXCRCOUT时钟输出时间应相对于RXCRCCLK

– DEN到DO和DRDY之间的同步路径

什么时候修好?

解决/修复方法

最新的6.3i Service Pack中已修复此问题:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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