6.2用于DSP的系统生成器 – 当我在设计中看到反馈时,为什么会出现“无法解决涉及块的代数循环…”错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

6.2用于DSP的系统生成器 – 当我在设计中看到反馈时,为什么会出现“无法解决涉及块的代数循环…”错误?

问题描述

一般问题描述:

当我的设计中有反馈时,为什么会出现“无法解决涉及块的代数循环…”错误?

解决/修复方法

这是因为您的反馈循环中必须有一个延迟元件。

某些组件(如可寻址移位寄存器)看起来像System Generator for DSP中的异步路径。

要解决此问题,必须在反馈路径中添加延迟。这可以通过向反馈路径中的组件添加延迟来完成,或者通过向反馈路径添加寄存器来完成。

如果您在使用黑匣子时看到此问题,请参阅(Xilinx答复18759)

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