6.3i UniSim，仿真 – 在时间0时CLKIN为“1”时，DCM在Verilog仿真期间不会锁定（XAPP677）

问题描述

关键词：UniSim，仿真，ModelSim，NC-Verilog DCM，锁，VCS，Verilog Xilinx XAPP677 ）：“用于ML10G板和RocketPHY收发器的300引脚MSA误码率测试仪。”

解决/修复方法

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp