请教个基本的时序约束问题

请教个基本的约束问题，如下图PLL产生的时钟是100M，一方面输出给外部使用CLK_OUT，另一方面产生数据到外部D_OUT,不加约束时，基本上是黑色图形 ，时钟与数据同步到达外部芯片，但我想要的时序是红色部分，即到达外部芯片时，时钟与数据最好是中心对齐，我该怎么设置约束呢？（我是想了解输出约束，所以不要说下降沿输出数据）